Méthode de reconfiguration dynamique pour un réseau-sur-puce tolérant aux fautes

RESUME Avec l’avancement des technologies, les systemes integres ne cessent de gagner en complexite dans le but de remplir toujours plus de fonctionnalites. Pour augmenter les performances et permettre de connecter plus de ressources ensemble pour repondre aux nouveaux besoins sans degrader les communications, l’utilisation des reseaux sur puce a fait son apparition. Beaucoup d’architectures de reseaux sur puce ont ete proposees lors des dernieres annees. Elles different selon leur topologie, leur technique de commutation, leurs interconnexions, l’implementation de leurs nœuds, etc. Parmi les nouvelles architectures de reseaux sur puce, nous comptons notamment le Rotator-on-Chip (RoC) qui a ete developpe en partenariat par l’Ecole Polytechnique de Montreal et STMicroelectronics. La constante miniaturisation des transistors a mene les reseaux sur puce, et meme tous les systemes, a devenir de plus en plus vulnerables aux fautes. Il est devenu essentiel pour rencontrer un certain niveau de fiabilite d’integrer des methodes de tolerance aux fautes dans les systemes. Les fautes peuvent affecter les circuits de differentes facons. Elles peuvent avoir des effets permanents comme des defauts de fabrication par exemple. Elles peuvent egalement engendrer de mauvais fonctionnements ayant un comportement transitoire comme dans le cas d’interferences magnetiques. L’objectif est que les systemes remplissent leurs fonctionnalites meme en presence de fautes. Dans le cas des reseaux sur puce, la fonctionnalite principale est de transmettre des messages entre les ressources. Alors, le but est de s’assurer qu’aucun bit ne soit altere lors du transfert. Pour ce faire, plusieurs recherches ont deja ete menees a ce sujet, exploitant des concepts de detection, de redondance, de retransmission, de correction, etc. Ce memoire met tout d’abord en lumiere le concept de reseau sur puce. Il definit les differentes bases de leur implementation, notamment leurs composants, leurs techniques de commutation et de routage et leurs topologies. Puisque la tolerance aux fautes est un aspect central de ce travail, une explication de la provenance et de la classification des fautes pouvant survenir a l’interieur des reseaux sur puce est egalement detaillee. Pour parvenir a contrer l’effet de ces fautes, plusieurs techniques de tolerance aux fautes ont ete developpees, que ce soit par l’industrie ou suite a des recherches universitaires. Ce travail presente quelques-unes d’entre elles. L’essentiel de ce memoire repose sur l’elaboration d’une technique de tolerance aux fautes adaptee aux caracteristiques du RoC. La technique proposee est de type prevention plutot que de type correction. Lorsqu’une faute est detectee sur le chemin de donnees, la methode s’assure que la faute n’affectera pas d’autres paquets en reconfigurant les canaux du RoC. Pour parvenir a definir la technique de prevention la plus efficace, plusieurs implementations sont comparees. La couche ou la technique de prevention est geree, que ce soit au niveau logiciel ou materiel, le mecanisme de detection utilise et la methode de reconfiguration des canaux font notamment partie de celles-ci. Pour determiner quelle technique de prevention s’avere etre la plus efficace pour le RoC, ces dernieres sont evaluees en termes du nombre d’erreurs evitees, du delai moyen des paquets, du temps de verification necessaire et du nombre de ressources utilisees. Les simulations effectuees demontrent qu’une technique integree au niveau materiel necessite beaucoup plus de ressources qu’une technique geree au niveau logiciel, mais qu’elle permet d’eviter beaucoup plus d’erreurs. Entre autres, les fautes causees par des effets transitoires et une partie des fautes presentes sur l’en-tete des paquets ne sont pas prises en charge dans le cas de la gestion logicielle. De plus, la technique au niveau materiel se demarque par son temps de verification nul etant donne que la verification et l’execution de l’application sont effectuees de facon simultanee. Pour obtenir le rapport de performance le plus eleve, ce sont le bit de parite, comme mecanisme de detection, et la reconfiguration instantanee des canaux qui sont utilises. La technique de prevention presentee, bien qu’elle soit developpee sur le RoC, pourrait etre implementee sur d’autres reseaux sur puce multidimensionnels. Cette methode permet de gerer autant les fautes permanentes que transitoires. Cela signifie que les circuits presentant des defauts de fabrication pourraient quand meme etre utilises. D’autres circuits pourraient en tirer des benefices en etant plus robustes pour repondre a des applications critiques.----------ABSTRACT With the advancement in technology, embedded systems are continuously asked to support more functionalities and that brings them in becoming more and more complex. The networks on chip (NoCs) appeared in embedded systems to help managing this new complexity. A lot of NoC architectures have been proposed in the last few years, each differentiating from one another by their topology, switching technique, routing technique and so on. The Rotator on Chip (RoC), a NoC architecture developed by Polytechnique and STMicroelectronics, is one of them. The technology scaling caused NoCs to become more vulnerable to faults. These faults can affect the system permanently, like in the case of manufacturing defects, or transiently, with magnetic interferences for instance. In order to attain a certain reliability level, fault tolerance methods must be implemented in systems. The objective is that the systems are able to achieve their functionalities even in the presence of faults. In the case of NoCs, the purpose is to make sure that no bit of the transferred packets will be corrupted. That can be done using different concepts like detection, redundancy, retransmission, correction and so on. This thesis highlights the use of fault tolerance mechanisms in NoCs by describing the main concepts involved in NoC implementation, the faults which can occur in NoCs and the fault tolerance methods used in some specific cases. The elaboration of a fault tolerance method adapted to the RoC characteristics is the main focus of this thesis. The proposed technique is a preventive method, rather than a corrective method. When a fault is detected on the data path, the channel reconfiguration prevents this fault from affecting other packets. Among the different implementations being compared are the layer where the preventive method is managed, the detecting mechanisms and the reconfiguration methods. Those implementations are evaluated in terms of residual packet error rate, average latency, verification time and cost in resources. Simulations show that a method managing at the hardware level, although more expensive than one managing at the software level, is more effective. This hardware method prevents many more errors and requires no verification time. The best performing rate is obtained with parity bit as the detecting mechanism and with instant channel reconfiguration. This preventing technique could be integrated in others multidimensional NoCs. Furthermore, it could be used to allow circuits with manufacturing defects to be used in some cases and to allow NoCs to execute critical applications.

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