Power-Efficient Hardware Architecture for Computing Split-Radix FFT on Highly Sparse Spectrum

Le problè me du transfert des signaux du domaine temporel au domaine fré quentiel d'une maniè re efficace, lorsque le contenu du spectre de fré quences a une faible densité , est le sujet de cette thè se.La technique bien connue de la transformé e de Fourier rapide (FFT) est l'algorithme de traitement de signal privilé gié pour observer le contenu fré quentiel des signaux entrants à des é metteurs-ré cepteurs de té lé communication, tels que la radio cognitive, ou la radio dé finie par logiciel qu"on utilise habituellement pour l"analyse du spectre dans une bande de fré quences.Cela peut repré senter un lourd fardeau de calcul sur des processeurs lorsque la FFT ordinaire est mise en œuvre, ce qui peut impliquer une consommation d'é nergie considé rable.L'alimentation en é nergie est une ressource limité e dans les appareils mobiles et, par consé quent, cette ressource peut ê tre critique pour des dispositifs de té lé communications mobiles.Dans le but de dé velopper un processeur é conome en é nergie pour les applications de transformation temps-fré quence, un algorithme de transformé e de Fourier plus efficace, en termes du nombre de multiplications et d"additions complexes, est sé lectionné .En effet, la Split-Radix Fast Fourier Transform (SRFFT) offre une performance meilleure que la FFT classique en termes de ré duction du nombre de multiplications complexes né cessaires et elle peut donc conduire à une consommation d'é nergie ré duite.En appliquent le concept d"élagage des calculs inutiles, c"est-à -dire des multiplications complexes avec entré es ou sorties à zé ro, tout au long de l'algorithme, on peut ré duire la consommation d'é nergie.Ainsi, une architecture maté rielle é nergé tiquement efficace est dé veloppé e pour le calcul de la SRFFT.Cette architecture est basé e sur l'é lagage des calculs inutiles.En fait, pour tirer parti du potentiel de la SRFFT, une nouvelle architecture d'un processeur de SRFFT configurable est d'abord conç ue, puis l'architecture est dé veloppé e afin d"éliminer les calculs inutiles.Cela se fait par l"utilisation approprié e d'une matrice d'é lagage.Le processeur proposé peut trouver des applications dans le multiplexage orthogonal en fré quence (OFDM) dans des é metteursré cepteurs de communication, où les signaux transmis peuvent n"occuper qu'une petite partie de VI l'ensemble du spectre opé rationnel.Le processeur est mis en œuvre sur un circuit programmable (FPGA) et sa fonctionnalité ainsi que sa performance sont validé es par des simulations.En outre, la consommation de puissance des processeurs SRFFT avec ou sans moteur d"élagage est analysé e via le simulateur de puissance du simulateur.Prenant le processeur SRFFT sans é lagage comme ré fé rence, les simulations de consommation d'é nergie montrent que l'é conomie d'é nergie maximale obtenue est de l'ordre de 20% lors de l'é lagage d"une FFT de 1024 points appliqué e à des signaux de spectre trè s clairsemé .

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