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Enregistrement W2018427274 · doi:10.1109/ccece.2006.277459

Reducing the Instruction Queue Leakage Power in Superscalar Processors

2006· article· en· W2018427274 sur OpenAlexaff
Houman Homayoun, Ted H. Szymanski

Notice bibliographique

Revuenon disponible
Typearticle
Langueen
DomaineComputer Science
ThématiqueParallel Computing and Optimization Techniques
Établissements canadiensMcMaster University
Organismes subventionnairesnon disponible
Mots-clésComputer scienceIdleCMOSDissipationEmbedded systemBranch predictorPower gatingComparatorLeakage (economics)CacheQueueClock gatingParallel computingInstructions per cycleTransistorChipOut-of-order executionTransmission gateCPU cacheComputer hardwareElectronic engineeringElectrical engineeringClock skewCentral processing unitEngineeringClock signalOperating systemTelecommunicationsComputer network

Résumé

récupéré en direct d'OpenAlex

Today's high performance processors operate in the GHz frequency range and dissipate approximately 100 W of power. According to Moore's Law, in the next generation of microprocessors we expect an exponential increase in the total dissipated power. CMOS technology scaling has been the primary factor responsible for the increase in processor performance. A smaller feature size enables designers to increase the clock frequency and transistor count which significantly affects the processor performance. The drawback of such technology scaling is the leakage power dissipation. As the semiconductor technology scales down, the leakage (standby) power also increases exponentially and accounts for an increasing share of a processor's total power dissipation. This issue becomes a serious problem in mobile hardware where applications may generate long periods of inactivity. In this paper we take a step towards reducing the leakage power dissipation of the instruction queue which allows the out of order execution in a superscalar processor. This unit is responsible for up to 27% of total chip power dissipation in typical superscalar microprocessors. In particular, we reduce the leakage power in the thousands of comparator units in the instruction queue by applying a power gating technique. We rely on detecting the idle time in all comparators. We show that the comparators in the instruction queue stay idle for typically 50% of the total program execution time. This figure is based on the observation that the whole processor pipeline approaches an idle state when a combination of instruction and data cache misses occur. When such idle time is detected we apply power gating to turn off all the comparator units thereby eliminating the leakage power. Our results show that by power gating the comparators using our idle time detecting algorithm it is possible to reduce their leakage power dissipation by up to 95%

Récupéré en direct depuis OpenAlex et désinversé. Les résumés ne sont pas conservés dans cette base de données : les index inversés représentent 8,6 Go des 9,3 Go de texte de la base, et le serveur dispose de 13 Go libres.

Comment cette classification a été obtenuedéplier

Prédiction distillée sur la base complète

Imitation des enseignants

Ni prévalence calibrée, ni vérité terrain. Validation humaine à venir. Apprise à partir de 10 348 étiquettes directes de Codex et de 10 348 étiquettes directes de Gemma. Le mode candidate est l'union des têtes enseignantes seuillées; le consensus est leur intersection. Ces sorties portent le statut machine_predicted_unvalidated et ne sont ni des étiquettes humaines ni des étiquettes directes de modèles de pointe.

score de la tête « metaresearch » (Codex)0,000
score de la tête « metaresearch » (Gemma)0,000
Version: codex-gemma-dda1882f352aStatut de validation: machine_predicted_unvalidated
Catégories candidatesaucune
Catégories consensuellesaucune
DomaineSignal candidat: aucune · Signal consensuel: aucune
Devis d'étudeSignal candidat: Simulation ou modélisation · Signal consensuel: aucune
GenreSignal candidat: Empirique · Signal consensuel: aucune
Score de désaccord entre enseignants0,793
Score d'incertitude au seuil0,213

Scores Codex et Gemma par catégorie

CatégorieCodexGemma
Métarecherche0,0000,000
Méta-épidémiologie (sens strict)0,0000,000
Méta-épidémiologie (sens large)0,0000,000
Bibliométrie0,0000,001
Études des sciences et des technologies0,0000,000
Communication savante0,0000,000
Science ouverte0,0000,000
Intégrité de la recherche0,0000,000
Charge utile insuffisante (le modèle a refusé de juger)0,0000,000

Scores machine (provisoires)

Les deux têtes enseignantes du modèle étudiant, lues sur ce travail. Un score ordonne la base pour la relecture; il n'affirme jamais une catégorie, et le statut de validation accompagne chaque rangée tel quel.

Scores de référence d'un modèle non mature (critères de maturité non atteints, 7 itérations). Un score ordonne; il n'affirme jamais une catégorie.

Tête enseignante Opus0,007
Tête enseignante GPT0,223
Écart entre enseignants0,216 · la distance entre les deux têtes enseignantes sur ce seul travail
Statut de validationscore_only:v0-immature-baseline · tel quel depuis la passe de notation : score_only signifie que le nombre peut ordonner les travaux, et qu'aucune étiquette de catégorie n'en découle

Classification

machine, non validée

Prédiction automatique; un appel candidat d’une seule tête enseignante, pas un consensus.

Les modèles n’ont appliqué aucune catégorie : rien dans la taxonomie ne correspondait à ce travail.
Devis d'étudeSimulation ou modélisation
Domainenon disponible
GenreEmpirique

Le détail, modèle par modèle et score par score, se trouve en fin de page sous « Comment cette classification a été obtenue ».

En bref

Citations2
Publié2006
Routes d'admission1
Résumé présentoui

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