Structured Logic Arrays for Future CMOS Technologies
Notice bibliographique
Résumé
As we continue to scale the dimensions of transistors and wires in the deep submicron (DSM) era, the resolution of photolithographic processes is quickly reaching its limits and causing problems in the reliable manufacture of integrated circuits. The design methods using standard cell ASICs (SC-ASIC) produce randomly placed gates and interconnects which are difficult to fabricate at fine geometries, such as 65 nm and below. Besides reduced yield, they also suffer from high testing cost, even with the most advanced built-in self-test methods. These shortfalls motivated us to search for more structured logic architectures for future technologies that can be fabricated more easily and are better suited to self-test, and eventually self-repair. In this paper, we focus on programmable logic arrays to explore their potential when competing for speed, area and power with SC-ASIC. We will investigate the critical path delay for clock-delayed PLAs and provide equations for quick estimation of capacitive loads, delays and areas using technology-independent parameters. These equations can be used in front-end CAD tools for partitioning and architecture decision-making before the logic is implemented in a specific technology. We analyse the PLA to determine optimal sizes for logic implementation. We find that circuits with higher than 200 product terms have slower PLA implementations than SC-ASIC. They often take more than 10 times the area of SC-ASIC designs. To overcome these problems, we introduce methods to subdivide the slower PLAs in order to improve the overall circuit timing and area. For example, by dividing a circuit into two PLAs, we can cut its delay by half and keep the increase in area minimal.
Récupéré en direct depuis OpenAlex et désinversé. Les résumés ne sont pas conservés dans cette base de données : les index inversés représentent 8,6 Go des 9,3 Go de texte de la base, et le serveur dispose de 13 Go libres.
Comment cette classification a été obtenuedéplier
Prédiction distillée sur la base complète
Imitation des enseignantsNi prévalence calibrée, ni vérité terrain. Validation humaine à venir. Apprise à partir de 10 348 étiquettes directes de Codex et de 10 348 étiquettes directes de Gemma. Le mode candidate est l'union des têtes enseignantes seuillées; le consensus est leur intersection. Ces sorties portent le statut machine_predicted_unvalidated et ne sont ni des étiquettes humaines ni des étiquettes directes de modèles de pointe.
Scores Codex et Gemma par catégorie
| Catégorie | Codex | Gemma |
|---|---|---|
| Métarecherche | 0,000 | 0,000 |
| Méta-épidémiologie (sens strict) | 0,000 | 0,000 |
| Méta-épidémiologie (sens large) | 0,000 | 0,000 |
| Bibliométrie | 0,000 | 0,000 |
| Études des sciences et des technologies | 0,000 | 0,000 |
| Communication savante | 0,000 | 0,000 |
| Science ouverte | 0,001 | 0,000 |
| Intégrité de la recherche | 0,000 | 0,000 |
| Charge utile insuffisante (le modèle a refusé de juger) | 0,000 | 0,000 |
Scores machine (provisoires)
Les deux têtes enseignantes du modèle étudiant, lues sur ce travail. Un score ordonne la base pour la relecture; il n'affirme jamais une catégorie, et le statut de validation accompagne chaque rangée tel quel.
Scores de référence d'un modèle non mature (critères de maturité non atteints, 7 itérations). Un score ordonne; il n'affirme jamais une catégorie.
score_only:v0-immature-baseline · tel quel depuis la passe de notation : score_only signifie que le nombre peut ordonner les travaux, et qu'aucune étiquette de catégorie n'en découleClassification
machine, non validéePrédiction automatique; un appel candidat d’une seule tête enseignante, pas un consensus.
Le détail, modèle par modèle et score par score, se trouve en fin de page sous « Comment cette classification a été obtenue ».